vivado 设置综合synthesis支持system verilog

在用vivado综合代码时，发现utilization资源利用率很少，查了一下各个模块的LUT使用情况，发现只有.v  ，而没有.sv文件。查了下原因主要是synthesis缺少了选项。

1、design sources中右键相关source files的属性选择type为SystemVerilog

 2、右键synthesis，选择setting，在More Options选项处 加上指令 -sfcu

 最后综合后查看LUT资源就会发现把整个.sv的模块也综合进去了。