FPGA
-
FPGA时序分析与约束(2)——时序电路时序
一、前言 在之前的内容中,我们介绍了组合电路的时序问题和可能导致的毛刺,强烈推荐在阅读前文的基础上再继续阅读本文, 前文链接:FPGA时序分析与约束(1)——组合电…
-
FPGA原理与结构(16)——时钟IP核的使用与测试
系列文章目录:FPGA原理与结构(0)——目录与传送门 一、前言 本文介绍xilinx的时钟IP核 Clocking Wizard v6.0的具体使用与测试过程,在…
-
Verilog常用运算符及表达式
本文详细介绍了Verilog常用的运算符和表达式,特别是分享了处理“计算位宽溢出”和“负数”的可行方式,帮助读者更加轻松地理解和掌握Verilog语言的运算符。 一、常见运算符以及…
-
FPGA时序分析与约束(0)——目录与传送门
一、简介 关于时序分析和约束的学习似乎是学习FPGA的一道分水岭,似乎只有理解了时序约束才能算是真正入门了FPGA,对于FPGA从业者或者未来想要从事FPGA开发的…
-
7Z045 引脚功能详解
本文针对7Z045芯片,详细讲解硬件设计需要注意的技术点,可以作为设计和检查时候的参考文件。问了方便实用,按照Bank顺序排列,包含配置Bank、HR Bank、HP Bank、G…
-
HR面必问问题——和HR斗智斗勇(数字IC,FPGA,计算机,JAVA,算法,C++,产品,芯片通用)
很多同学非常重视技术面试和主管面,但是我想和大家强调一下HR面也是非常重要的,一些公司的HR权力挺大,起码能让你挂掉面试或者offer排名低。 实际…
-
Xilinx FPGA未使用管脚上下拉状态配置(ISE和Vivado环境)
文章目录 ISE开发环境 Vivado开发环境 方式1:XDC文件约束 方式2:生成选项配置 ISE开发环境 ISE开发环境,可在如下Bit流文件生成选项中配置。 右键点击Gene…
-
vivado FPGA烧录报错
ERROR: [Labtools 27-3165] End of startup status: LOW ERROR: [Common 17-39] ‘program_…
-
FPGA时序约束–实战篇(读懂Vivado时序报告)
目录 FPGA开发过程中,vivado和quartus等开发软件都会提供时序报告,以方便开发者判断自己的工程时序是否满足时序要求。 本文将详细介绍如何读懂Vivado时序报告,包括…
-
《FPGA接口与协议》专栏的说明与导航
(1)为什么成了付费专栏? 知识付费时代,多做一些尝试 免费内容非常容易被其他网站爬虫获取,付费是某种意义上的版权保护 付费即意味着责任,有利于提高专栏质量,驱使作者对读者、对内容…