FPGA——1位全加器和4位全加器的实现

目录

一、认识全加器

1、半加器

半加器是实现两个一位二进制数加法运算的器件。它具有两个输入端(被加数A和加数B)及输出端Y。
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是数据输入被加数A、加数B,数据输出S和数(半加和)、进位C。
A和B是相加的两个数,S是半加和数,C是进位数。
所谓半加就是不考虑进位的加法,它的真值表如下 (见表):
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逻辑表达式:
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2、1位全加器

全加器英语名称为full-adder,是用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器。一位全加器可以处理低位进位,并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。
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一位全加器的真值表如下图,其中Ai为被加数,Bi为加数,相邻低位来的进位数为Ci-1,输出本位和为Si。向相邻高位进位数为Ci
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3、4位全加器

四位全加器,是指能实现四位二进制数全加的数字电路模块。
2个四位输入以及1个一位进位,输出位一个四位数字加上1个一位进位。
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二、使用原理图实现1位加法器

1、原理图实现半加器

创建工程这里就不再赘述了,可以参考这篇博客:
https://blog.csdn.net/chenyu128/article/details/127835128
注意选择对所用的芯片型号:
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首先选择File->New,进入后选择Block Diagram/Schematic File
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选择元件:两个输入,两个输出,一个与门,一个异或门
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保存文件,并编译
通过tool->Netlist Viewers->RTL Viewer,查看电路图
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仿真波形图
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2、半加器元件实现全加器

将设计项目设置为可调用的元件
在打开半加器原理图文件half_adder.bdf的情况下,选择菜中File中的Create/Update→CreateSymbolFilesforCurrentFile项,即可将当前文件h_adder.bdf变成一个元件符号存盘,以待在高层次设计中调用
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首先
选择File->New,进入后选择Block Diagram/Schematic File
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选择元件:选择之前设置的半加器元件,三个输入,两个输出,再加上个或门
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最终实现的效果图如下:
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保存文件,并编译
通过tool->Netlist Viewers->RTL Viewer,查看电路图
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仿真实现
创建一个向量波形文件,选择菜单项 File→New->VWF
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添加信号
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随便设置输入信号的波形,然后点击功能仿真。

功能仿真结果
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三、使用原理图实现4位加法器

四、Verilog HDL实现1位加法器和四位加法器

1、重新创建个项目文件,创建verilog HDL 文件
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2、1位加法器代码
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3、4位加法器代码
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4、编译文件无错误并保存
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5、可以查看电路图
一位加法器的电路原理图:
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4位加法器的电路原理图:
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6、波形仿真
1位加法器的波形仿真图,高电平代表1,低电平代表0,可以看到,加法器正常工作无错误波形输出。
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这是四位加法器的仿真波形图,这里使用4位的二进制数字来代表4位的输入信号和输出信号。
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五、烧录及实验效果

1、
烧录前先要所需的绑定引脚

查询芯片引脚配置图:
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将前八个拨片作为我们的2个四位信号输入,第9个拨片作为进位输入,拨片向上代表输入1信号,拨片向下代码输入0信号。

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将前四个led作为四位加法器得到的加法sum和,第5个led灯则是进位。

1位加法器的引脚绑定同理如下:Alt

2、实际效果演示
1位加法器
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4位加法器
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六、总结

这次实验复习了之前学习的verilog语言和Quartus软件的使用,构建1位加法器和4位加法器用原理器件和直接用verilog语言,以及仿真看看是否构建成功。

七、参考链接

https://blog.csdn.net/qq_43279579/article/details/115480406

版权声明:本文为博主作者:chenyu128原创文章,版权归属原作者,如果侵权,请联系我们删除!

原文链接:https://blog.csdn.net/chenyu128/article/details/129676984

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