Quartus II（13.1）如何新建工程+仿真+硬件异步加载计数器为例

EDA课程所需软件，用过的软件太多了，怕自己以后用到的时候记忆模糊，就决定简单写一个（很详细）新建工程和仿真的过程，这也是我的第一个博客，可能存在很多问题，欢迎指出。种一棵树最好的时间是十年前，其次就是现在。加油！

我习惯创建一个项目前先建新文件夹。

如下图所示，在E盘下新建了一个EDA文件夹，里面创建了两个工程文件。（因为要做两个作业呜呜呜）

一正式开始创建工程

1.打开该软件页面是这样的，点击New Project Wizard（如下图红色箭头所示）

2.弹出窗口如下图所示，点击Next

3.第一行点后面三个点选择路径，即工程所在文件（千万不要出现中文，因为识别不了）

图中第二行写工程名称，第三行紧接着会自动识别，一定不要把工程名称输错，不然后面会报错。

然后点击Next。

4.这个可以不填写，点击Next。

5.红色箭头输入自己手里面有的开发板，没有的话就别动它了，蓝色箭头点该行后边倒三角，选择FPGA，点击Next。

6.仿真选择modelism，右侧选择Verilog HDL，一般应该不用改，点击Next。

7.出现下面这个界面，点击Finish。

8.点击File-New（红色箭头位置），出现蓝色箭头所在位置弹窗，选中箭头所指即Verlog HDL File

点击OK。

9.然后就可以编写代码啦，一定要注意红色箭头位置一定要是自己工程所在的名称，刚开始学的时候，参考书上的代码照抄，名称也不改，然后编译错误还不知道哪错了！！！！！（切记切记，因为我傻同学犯这个错误！！！！）

点击蓝色箭头所指图标，进行编译。

代码放在这里啦!

module ANG (CLK,PM,D,DOUT,RST);
input CLK;
input RST;
input [3:0] D;
output PM;
output[3:0] DOUT;
reg[3:0] Q1;
reg FULL;
(* synthesis,probe_port,keep*) wire LD;
always @(posedge CLK or posedge LD or negedge RST)
 if (!RST) begin Q1<=0; FULL<=0; end
else if (LD) begin Q1<=D; FULL<=0; end
else begin Q1<=Q1+1; FULL<=0; end
assign LD=(Q1==4'B0000);
assign PM=FULL;
assign DOUT=Q1;
endmodule

10.红色箭头所指地方全是绿色对勾说明编译成功，否则会有红色×，最底下灰色箭头那会有红色错误改正提示。