FPGA
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vivado FPGA烧录报错
ERROR: [Labtools 27-3165] End of startup status: LOW ERROR: [Common 17-39] ‘program_…
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FPGA时序约束–实战篇(读懂Vivado时序报告)
目录 FPGA开发过程中,vivado和quartus等开发软件都会提供时序报告,以方便开发者判断自己的工程时序是否满足时序要求。 本文将详细介绍如何读懂Vivado时序报告,包括…
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《FPGA接口与协议》专栏的说明与导航
(1)为什么成了付费专栏? 知识付费时代,多做一些尝试 免费内容非常容易被其他网站爬虫获取,付费是某种意义上的版权保护 付费即意味着责任,有利于提高专栏质量,驱使作者对读者、对内容…
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FPGA原理与结构(12)——FIFO IP核原理学习
系列文章目录:FPGA原理与结构(0)——目录与传送门 一、FIFO概述 1、FIFO的定义 FIFO是英文First-In-First-Out的缩写,是一种先入先…
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FPGA时序分析与约束(10)——生成时钟
一、概述 最复杂的设计往往需要多个时钟来完成相应的功能。当设计中存在多个时钟的时候,它们需要相互协作或各司其职。异步时钟是不能共享确定相位关系的时钟信号,当多个时…
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FPGA平台以太网学习:涉及1G/2.5G Ethernet 和Tri Mode Ethernet MAC两个IP核的学习记录(二)——IP学习使用
文章目录 一、传输速率 二、网口标准选择 三、核功能选择 四、共享逻辑 五、总结(重点) 学习不能稀里糊涂,要学会多思考,发散式学习以及总结: FPGA作为一种器件,只是实…
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基于FPGA的数字时钟(使用vivado)
基于FPGA的数字时钟(使用vivado) 使用两个四位数码管,可以实现时钟分钟秒钟显示,高两位设置不显示。 换了一个新开发板,nexys4ddr,资料不多,最多使用的就是一本英文…
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【FPGA】正确处理设计优先级–或许能帮你节省50%的资源
概述 假如现在有一种方法–可以在不怎么需要修改已有设计的情况下,就可以帮您节省50%的设计资源,那你会试试看吗? 当前市场环境下,更低廉的成本却可获得同等性能无疑是极具诱惑的。本文…
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什么是好的FPGA编码风格?(1)–尽量避免组合逻辑环路(Combinational Loops)
什么是组合逻辑环路? 组合逻辑环路(Combinational Loops):指组合逻辑的输出信号不经过任何时序逻辑电路(FF等),而直接反馈到输入节点,从而构成的…
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Verilog:【7】超详细WaveDrom教程,时序图绘制利器,看这一篇就够了。
碎碎念: 没想到上一篇发出去,前几个小时竟然基本没人看,是我写得太晦涩了吗,这篇介绍个简单但是相当好用的软件WaveDrom,可以非常方便的绘制时序图,简直是数字人的福音啦! 本文…