🚨前言

        对设计时序的分析、约束和收敛是FPGA设计中的一个重要且进阶的内容，只有熟练掌握了此部分技能，才算入了高速设计的大门。

📖Part1 时序分析

        时序分析主要指静态时序分析STA—-遍历电路存在的所有时序路径，根据特定的方法，检查信号的建立时间和保持时间是否满足时序约束要求 。

⚡第1篇：基于Xlinx的时序分析、约束和收敛（1）—-什么是时序分析？什么是时序约束？什么又是时序收敛？

        简介：什么是时序分析？什么是时序约束？什么又是时序收敛？

⚡第2篇：基于Xlinx的时序分析、约束和收敛（2）—-基础概念（上）

        简介：时序、同步电路、建立时间与保持时间等的基础概念。

 ⚡第3篇：基于Xlinx的时序分析、约束和收敛（3）—-基础概念（下）

        简介：时序分析的基础概念与方法。

📖Part2 时序约束

        简单来讲，时序约束就是你要告诉综合工具，你的标准是什么。综合工具应该如何根据你的标准来布线，以满足所有寄存器的时序要求。

⚡第4篇：基于Xlinx的时序分析、约束和收敛（4）—-主时钟约束

        简介：主时钟通常是设计中唯一或者最重要的时钟，对主时钟的约束是时序分析与约束的基础。

⚡第5篇：基于Xlinx的时序分析、约束和收敛（5）—-衍生时钟约束

        简介：衍生时钟可以是来自PLL/MMCM或者自己创建的分频时钟，需要约束该类时钟的参数信息。

⚡第6篇：基于Xlinx的时序分析、约束和收敛（6）—-如何读懂vivado下的时序报告？

        简介：通过一个简单的实例，手把手教你如何看懂一个Vivado下的时序报告。

⚡第7篇：基于Xlinx的时序分析、约束和收敛（7）—-非理想时钟的特性约束

        简介：设计中的时钟并非是理想时钟，所以需要对其进行修正，修正手段包括：时钟抖动、时钟不确定性与时钟延迟。

⚡第8篇：基于Xlinx的时序分析、约束和收敛（8）—-关于时序路径、时钟悲观度和建立时间/保持时间的一些问题

        简介：关于时序路径、时钟悲观度和建立时间/保持时间的一些问题及讨论。

📖Part3 时序收敛

        设计满足指定时序约束要求时则可称之为时序收敛，时序收敛是对Coding的要求，好的时序都是设计出来的，而不是约束出来的。

        待更新······

💎最后

• 📣博客主页：wuzhikai.blog.csdn.net
• 📣本文由 孤独的单刀 原创，首发于CSDN平台🐵
• 📣文章还会持续更新，您有任何问题，都可以在评论区和我交流📞！
• 📣创作不易，您的支持是我持续更新的最大动力！如果本文对您有帮助，还请多多点赞👍、评论💬和收藏⭐！